半導体の配線形成とは？銅配線・ビア・ダマシン工程を初心者向けに図解

配線形成は、素子を回路へ変える多層接続工程

トランジスタ単体が動いても、入力・演算・記憶・出力・電源をつながなければ製品機能にはなりません。

Applied Materialsは、トランジスタを金属コンタクトと銅配線で電気的につなぐ構造をインターコネクトと説明しています。配線層の中では横方向の線が同じ高さの回路を結び、ビアが上下の金属層を結びます。

下層ほど微細で密度の高い局所接続が多く、上層ほど長距離信号、クロック、電源などへ太い配線を使うのが基本です。ただし層数と役割分担は、ロジック、メモリ、アナログ、パワーなどで異なります。

BEOLは、素子の上へコンタクトと多層配線を作る領域

組立・パッケージ工程を指す『後工程』とは、文脈を分けて考えます。

imecはBEOLを、チップ上部にある複雑な配線を扱う半導体加工の最終段階と説明しています。先端ICでは多数の配線層が積み重なり、各層の線とビアが立体的なネットワークを作ります。

日本語の現場では、ウェーハ加工以降の組立・試験も後工程と呼ばれます。『BEOL』『ウェーハ工程の後半』『組立後工程』のどれを指すか、資料の工程範囲を確認する必要があります。

銅ダマシンは、先に絶縁膜を彫り、後から導体を埋める

加工しにくい導体を直接削る代わりに、絶縁膜側へ配線形状を作ります。

IBMは銅配線の実用化で、絶縁膜へ配線とビアの形状を作るデュアルダマシン、銅の拡散を抑える層、導体の埋込み、CMPを重要な要素として説明しています。現在も銅ダマシンは代表的なBEOL配線方式です。

導体充填には電気化学堆積（ECD）などが使われます。Applied MaterialsはECDを、微細構造の底部から埋めながら側壁上の成長を抑え、配線内部の空隙を防ぐことが重要な工程と説明しています。

シングルダマシンとデュアルダマシンは、線とビアを作る単位が違う

工程回数だけでなく、形状制御、材料ダメージ、歩留まりを含めて選びます。

デュアルダマシンでも、ビアと溝を同時に一回で彫るとは限りません。複数回のリソグラフィとエッチングで二つの深さを作り、最後の導体充填とCMPを共通化する考え方です。

一方、アルミニウム系などでは、導体膜を先に形成し、レジストパターンをマスクに金属を除去するサブトラクティブ法も使われます。材料と製品によって、埋込み型と金属加工型を使い分けます。

導体・絶縁膜・バリア／ライナーを一体で設計する

低抵抗な金属だけ選んでも、周囲へ拡散する、密着しない、細孔を埋められないなら配線になりません。

IBMは、銅がシリコンや周囲材料へ拡散すると電気特性を損なうため、拡散防止層と統合工程が必要だったと説明しています。微細配線では、バリアとライナーが厚いほど導体断面が減るため、拡散防止と線抵抗の両立が難しくなります。

絶縁膜は線間容量を下げるため低k化されますが、一般に空孔を増やすと機械強度、密着、熱伝導、プラズマ・CMP耐性が難しくなります。Applied Materialsも低k材料を、RC遅延低減と構造強度の両立課題として説明しています。

配線性能は、抵抗Rと容量Cの積で遅くなる

トランジスタが速くても、細く長い配線が信号を遅らせ、電力を消費します。

imecは、配線ピッチの縮小で導体断面が減り、抵抗と容量の積であるRC遅延がBEOLの主要課題になると説明しています。配線は信号だけでなくクロック、電源、接地も運ぶため、遅延、クロストーク、電圧降下、発熱を同時に考えます。

対策は材料変更だけではありません。配線幅・間隔・厚さ、ビア数、層の割当て、リピータ、電源網、回路配置を、プロセスと設計が共同で最適化します。

代表的な配線不良は、断線・短絡・高抵抗・絶縁劣化

形状、材料、界面、平坦度の小さなずれが、多層を重ねた後の電気不良につながります。

微細なビアは、下層配線との重ね合わせずれや底部の残留物へ敏感です。絶縁膜エッチングでは寸法だけでなく、側壁形状、深さ、選択比、低k膜へのダメージを管理します。Lam Researchも、わずかな形状ずれが電気特性へ影響すると説明しています。

CMP後は表面金属残り、スクラッチ、腐食、配線厚さ、段差、洗浄残留物を確認します。一層の異常が次層のリソグラフィ・エッチングへ伝わるため、各層で平坦度を戻す意味があります。

配線信頼性は、電流・電界・熱・機械応力で変化する

製造直後に導通していても、時間と負荷で抵抗増加や絶縁破壊が起こる可能性があります。

配線信頼性は単純な材料順位では決まりません。導体断面、ビア構造、界面、キャップ膜、温度、電流方向、配線長、周囲の絶縁膜を含む統合構造で評価します。

製品設計段階では許容電流密度、ビア冗長化、線間電界などの設計ルールへ落とし込み、プロセス開発では加速試験と故障解析から材料・工程・寸法の余裕を決めます。

配線形成は、各層の形状・膜・平坦度と電気特性を結び付けて管理する

完成後の電気試験だけでは、どの層・どの工程で異常が生じたか特定しにくくなります。

線幅やビア径はSEM・光学計測、膜厚と組成は各種薄膜計測、欠陥は光学・電子線検査、平坦度は表面・膜厚測定などで確認します。断面観察は形状と空隙を直接確認できますが、破壊分析になる場合があります。

電気モニターには長い配線、ビアチェーン、隣接線のくし形構造などを使い、微小な断線・短絡・抵抗・漏れの変化を増幅して捉えます。物理欠陥の座標と電気不良を結び付け、原因工程を絞ります。

配線形成には、成膜・エッチング・CMP・材料・設計の連携が必要

一つの配線層でも複数装置と材料を通るため、工程間の受渡し条件が重要です。

Applied Materials、Lam Research、東京エレクトロンなどが成膜・エッチング・洗浄などの装置、KLAなどが検査・計測装置を提供しています。CMP装置・材料、フォトレジスト、絶縁膜・導体材料も配線形成を支える領域です。

半導体の配線形成でよくある質問

配線材料、ビア、ダマシン、BEOLを混同しないための基本を整理します。

まとめ｜絶縁膜へ形を作り、界面を守り、導体を埋めて層を重ねる

配線形成は、トランジスタを実際に働く回路へ変える三次元の接続工程です。

配線形成まで加わると、前工程の主要な反復である成膜・リソグラフィ・エッチング・洗浄・CMPが、実際の回路接続へどう統合されるか見えてきます。次は酸化・熱処理を補うと、絶縁膜形成、ドーパント活性化、膜質・界面制御の役割をさらに整理できます。