半導体のパッケージングとは？ダイ接合・ワイヤボンド・封止を初心者向けに図解

半導体パッケージは、保護・接続・放熱・支持の四つを担う

むき出しのダイだけでは、製品の回路基板へ安定して取り付けられません。

Intelはパッケージについて、一つ以上のシリコンダイを搭載し、熱や環境からの保護、物理的な強度、コンピューターとの接続を提供すると説明しています。外側の形だけでなく、内部の電気・熱・機械経路が製品性能を左右します。

必要な機能は製品で異なります。小型センサー、車載マイコン、高電力デバイス、高速プロセッサ、メモリ積層では、端子数、電流、周波数、発熱、寸法、耐環境性の優先順位が変わります。

断面は、ダイ・接合材・電気接続・基材・封止材・外部端子で見る

名称を覚えるより、信号と熱がどこを通るかを追うと構造がつながります。

ASEはプラスチックBGAを、基板上のダイをワイヤで接続し、エポキシ系モールド材で封止する構造として説明しています。フリップチップではダイを反転し、バンプを介して基板へ直接接続します。

一つの材料だけを最適化しても、境界の密着、熱膨張差、吸湿、硬さが合わなければ反りや剥離につながります。パッケージは異なる材料を組み合わせる複合構造です。

基本工程は、良品ダイの選択から接合・接続・封止・端子形成へ進む

前工程のウェーハマップを引き継ぎ、製品IDと材料履歴を保ちます。

Intelは組立工程の例として、ダイと必要部品をパッケージ基板へ固定し、ダイと基板の隙間へエポキシを充填し、熱伝導材とリッドを取り付け、その後にバーンインと電気試験を行う流れを示しています。

一方、リードフレーム型ではダイパッドへ接合し、ワイヤ接続後に複数個を一括モールドしてからリード成形・個片化する場合があります。パッケージ名だけでなく、基材と接続方式から工程を確認します。

ダイ接合は、位置を固定しながら熱・電気・応力の経路を作る

接着できればよいのではなく、パッケージ機能に合う接合層が必要です。

ダイ接合材にはペースト、フィルム、はんだ系材料などがあり、熱・電気・機械要求で選びます。塗布量不足は接合面積と熱経路を損ない、過剰量はダイ側面や接続部へのはみ出しにつながります。

薄いダイ、大きいダイ、積層ダイでは、ピックアップと搭載時の反り・割れも管理します。前のダイシング工程で生じた端面損傷が、接合荷重や熱で進展する可能性もあります。

ワイヤボンドとフリップチップは、電極をつなぐ方向が違う

どちらも広く使われ、端子数・速度・電力・コスト・実装面積で選びます。

ASEはフリップチップを、ダイ表面を基板側へ向け、ワイヤの代わりにバンプで接続する方式と説明しています。端子をダイ周辺だけでなく面内へ配置でき、接続経路を短くしやすい特徴があります。

ワイヤボンドはダイと基板の高さ差をループでつなげ、複数ダイや異なるパッド配置へ対応しやすい方式です。接合部、ワイヤループ、隣接ワイヤ間隔、樹脂流動での変形を管理します。

アンダーフィルとモールドは、接合部へ加わる力と環境を制御する

樹脂で覆えば安心ではなく、流れ方、硬化、密着、熱膨張を合わせます。

Intelはダイと基板の微小な隙間へエポキシを充填して応力を分散し、熱伝導材とヒートスプレッダを取り付ける例を示しています。保護と放熱は別の材料層で担う場合があります。

樹脂硬化では温度履歴と収縮が反り・界面応力へ影響します。ワイヤ型では樹脂の流れで細いワイヤが変形しないこと、フリップチップ型では狭い隙間へボイドなく充填できることが重要です。

リードフレームとパッケージ基板は、ダイの微細端子を外部へ引き出す

パッケージ内部の配線は、信号だけでなく電源・接地・熱を運びます。

ASEはBGAを、外部端子をはんだボールのマトリクスとして配置するパッケージと説明しています。またパッケージ基板は、ワイヤボンドBGAとフリップチップの接続材料として、多層の信号・電源・接地経路を提供します。

高速信号では配線長、インピーダンス、クロストーク、電源変動を抑え、大電流では抵抗と発熱を抑えます。端子数を増やすだけでなく、基板層構成と外部回路基板まで一続きで設計します。

代表的なパッケージ形式は、基材・接続・外部端子で分類する

略称だけでなく、断面の違いと用途を確認します。

ASEは、フリップチップ、BGA、リードフレーム、SiP、WLCSP、バンピングなどを異なるパッケージ技術として示しています。同じ機能のダイでも、端子、熱、寸法、コスト、実装条件で形式が変わります。

WLPやファンアウトでは、ウェーハまたは再構成パネル上で複数パッケージを一括形成します。従来の『ダイシング後に一個ずつ組み立てる』順番と異なるため、製品フローを確認します。

先端パッケージでは、複数ダイを短い配線で一つのシステムへ統合する

パッケージが回路性能とシステム構成を決める比重が増えています。

TSMCは3DFabricを、SoIC、CoWoS、InFOなどの3D積層・先端パッケージ技術群とし、異なる機能・サイズ・製造世代のダイを統合する考え方を示しています。Amkorも薄いダイをワイヤボンドやフリップチップで積層する組立技術を示しています。

ダイ間距離を短くすると帯域と電力効率を改善しやすい一方、微細接合の歩留まり、反り、熱集中、電源供給、試験、修理困難性が課題になります。パッケージ・ダイ・基板・冷却を同時に設計します。

熱と反りは、材料の熱膨張差からパッケージ全体へ生じる

動作時の発熱だけでなく、接合・硬化・実装時の温度履歴も影響します。

パッケージ材料は電気性能だけでなく、熱伝導率、熱膨張率、弾性、吸湿、密着、硬化収縮で選びます。接合温度から室温へ戻るだけでも残留応力が生じます。

温度分布はダイの速度・漏れ電流・寿命へ影響し、反りはバンプ接合、モールド、基板実装へ影響します。熱解析、構造解析、実測を組み合わせ、局所とパッケージ全体を確認します。

代表不良は、接合・界面・配線・樹脂・外部端子に現れる

外観だけでは見えない内部不良を、工程内検査と信頼性評価で追います。

管理には外観・寸法検査、X線、超音波、断面観察、電気試験、熱画像、反り測定などを使います。測定方法ごとに見える深さと欠陥が異なるため、工程内の早期検出と詳細解析を分けます。

不良が出た場合は、ダイ、基材、接合材、ワイヤ・バンプ、樹脂、外部端子、装置条件を履歴で追います。前工程のダイ端面損傷やウェーハテスト結果も含め、組立だけの原因と決めつけません。

パッケージング後は、最終検査と信頼性評価で組立影響を確認する

ウェーハ段階で合格したダイも、組立で新しい接合部と応力が加わります。

Intelは組立後にバーンイン、電気試験、実使用に近い条件での検証を行う例を示しています。量産の最終検査と、設計・工程を認定する信頼性評価は目的とサンプリングが異なります。

ウェーハテストで合格し、最終検査で不合格となった項目は、組立起因の損傷、接続、熱、測定相関を調べる重要な手掛かりです。逆に両工程で同じ不良なら、ダイ側の潜在不良も確認します。

パッケージングには、材料・接合・電気・熱・機械・検査が集まる

ダイと最終製品をつなぐため、多分野を統合する仕事です。

ASE、Amkor TechnologyなどのOSAT、IntelなどのIDM、TSMCなどのファウンドリが組立・先端パッケージ技術を提供・運用しています。基板、リードフレーム、接合材、封止材、ボンダ、検査装置など多くの企業が供給網を構成します。

半導体のパッケージングでよくある質問

工程名、接続方式、パッケージ形式を整理します。

まとめ｜ダイを守り、つなぎ、冷やし、製品へ実装できる形にする

パッケージングは、ダイの性能を製品で使える性能へ変える組立工程です。

次の個別記事では、完成したパッケージへ電気信号と温度を与え、機能・性能・初期不良を確認する最終検査を図解します。